JK-flip-flop. Eragiketa printzipioa, eskemak funtzionalak, egia taulak

Abiarazlea oinarrizko makina automatiko digital bat da. Bi egonkortasun estatu ditu. Horietako bat "1" balioa esleitzen zaio eta bestea - "0".

Gailu mota hauek bereizten dira konexio logikoak egiteko metodologiaren arabera: JK flip-flop, RS flip-flop, T flip-flop, D flip-flop , eta abar.

Gaur egun, gure eztabaidaren gaia makina automatikoak dira JK. RS-gailuei dagokienez, RS-flip-flops-en debekatutako informazioa sartzen denean, gordetako informazioa alderatu.

Azpimarratzen dugu trantsizio taula, JK-trigger eragiketa deskribatzen duena. Carnot Cata minimizatzean, jotzen den gailuaren ekuazio bereizgarria eratorritako da: Q (t + 1) = Ez da Qt V Jt Q't.

Taulak erakusten duenez, gailuaren egoera J eta K sarreren informazio-balioak ez ezik, Qk zehaztutako QK-ren egoeran ere zehazten du. Horrek gailu horien diagramen funtzionalak eraiki ahal izango ditu bi urratseko automatizazioan, hala nola, RS. JK gailuak sinkronoak eta asinkronoak dira.

Bi fase RS mota sinkrono batetik JK flip-flop bat diseinatzeko, bi etapa RS irteeren iritzien loturak lotzen ditu lehen fasean dauden elementu logikoen sarreretan.

JK-triggeraren funtzionamenduaren printzipioa: Zero maila aplikatzen zaion gailuari buruzko informazioa (J eta K) aplikatzen bada, batasun maila NAND elementuen (1 eta 2) irteeran ezarriko da eta JK-trigger-ek egoera mantentzen du. Esate baterako, Q zero logikoa berdina izango da, Q 'bat logikoa da. Kasu honetan, logikaren berdina den J eta C seinaleak sarrerakoak direnean, zero logikoa Y-HE1 elementuaren sarrera eta, beraz, T-flip-flop lehen sarrera baten unitate logikoa da. Sinkronizazio seinalea (C-ren zeroa) kendu egiten denean, T-flip-flop bigarren sarrera logistikotik E = HE3 irteeratik zero maila logikoa duen T-motako gailuaren egoera transmititzen da. Ondorioz, JK flip-flop unitate logikoaren egoerara aldatzen da (kasu honetan, Q bat da, eta Q 'zero da). Orain, logikoa bezalako seinale bat abiarazlearen sarrerara (K eta C) batera elikatzen bada, orduan AND-HE2 irteeratik zero logikoa lehen t flip-flopa zero egoeran ezarriko da. AND-HE4 elementuaren irteeratik sinkronizatzeko seinalea kendu ondoren, zero logikoa bigarren T motako makina baten sarrerara transmititzen da eta JK aktibitatea zero egoerarekin lotzen da.

Logika zirkuitu konplexuak diseinatzen direnean, mota desberdinetako gailuak behar dira. Horregatik, errentagarriagoa da gailu mota unibertsal bat sortzea, eragiketa modu ezberdinetan eta aldaketak erabil ditzan. Zirkuitu integratuaren teknologian, D- eta JK-triggers sinkronoak gehien erabiltzen dira. Ordenagailu elektronikoetan, JK motako makina digitalak J taldearekin, R muntatze osagarriekin eta S-sarrerekin oso erabiliak dira. Talde bakoitzak konbinazioak konbinatzen ditu, gaitasun logikoak eta JK-triggerak zabaltzeko aukera ematen duena.

Mota honetako gailu automatikoak eroso daude kontagailuak diseinatzerakoan (zenbatutako seinaleen kodea kalkulatzen eta gordetzen duen ordenagailu nodoa). Adibidez, argazkia JK-triggers-en kontagailua erakusten du. Konbinazio binarioen antolamendu estruktura transferentzia paraleloarekin oso sinplifikatuta dago JK motako gailuetan eraiki diren elementu logiko osagarriekin.

Halaber, desbideratzaileek aurkitu dute aplikazioa shift erregistroen eraikuntzan.

Shift erregistroak erregistro bitarreko informazioa bitarretik mugitzen diren nodoak dira, kontrol-seinaleen arabera.